WikiDer > План (микроэлектроника)

Floorplan (microelectronics)

Макет плана этажа в Редактор макета IC окно

В автоматизация проектирования электроники, а поэтажный план из Интегральная схема схематическое представление предварительных размещение основных функциональных блоков.

В современном электронном дизайне планы этажей создаются во время планировка этажа этап проектирования, ранний этап иерархического подхода к конструкция интегральной схемы.

В зависимости от применяемой методологии проектирования фактическое определение плана этажа может отличаться.

Планировка этажей

Планировка этажа учитывает некоторые геометрические ограничения проекта. Примеры этого:

Математические модели и задачи оптимизации

В некоторых подходах план этажа может представлять собой разделение всей площади чипа на прямоугольники с выравниванием по осям быть занятыми блоками IC. Этот раздел подвержен различным ограничениям и требованиям оптимизации: площадь блока, соотношение сторон, предполагаемый общий размер межсоединений и т. д.

Поиск хороших планов этажей был областью исследований в комбинаторная оптимизация. Большинство проблем, связанных с поиском оптимальных планов этажей: NP-жесткий, т.е. требуют огромных вычислительных ресурсов. Поэтому наиболее распространенный подход - использовать различные эвристики оптимизации для поиска хороших решений.

Другой подход состоит в том, чтобы ограничить методологию проектирования определенными классами планов этажей, такими как планы этажей, которые можно разрезать.

Планки нарезные

План этажа с возможностью нарезки с указанием порядка нарезки
Самый простой план этажа без разрезов

А план этажа это план этажа, который может быть определен рекурсивно, как описано ниже. [1]

  • План этажа, состоящий из одного прямоугольного блока, можно разрезать.
  • Если блок из разрезаемого плана этажа разрезан («разрезан») пополам вертикальной или горизонтальной линией, полученный план этажа можно разрезать.

Разрезанные планы этажей использовались в ряде ранних Автоматизация электронного проектирования инструменты[1] по ряду причин. Нарезанные планы этажей удобно представить в виде бинарные деревья (более конкретно, k-d деревья), которые соответствуют порядку нарезки. Что еще более важно, ряд NP-сложных проблем с планами этажей полиномиальное время алгоритмы, когда они ограничены планами этажа, которые можно разрезать.[2]

дальнейшее чтение

Рекомендации

  1. ^ а б "Справочник по электротехнике", Ричард К. Дорф (1997) ISBN 0-8493-8574-1
  2. ^ Саррафзаде, М. "Преобразование произвольного плана этажа в нарезанный", Proc. 1993 IEEE / ACM International Conference on Computer Aided Design (ICCAD-93), pp. 386-389.