WikiDer > Массив массивно-параллельных процессоров - Википедия

Massively parallel processor array - Wikipedia

А массив массивно-параллельных процессоров, также известный как многоцелевой массив процессоров (MPPA) является разновидностью Интегральная схема который имеет массивно параллельный массив из сотен или тысяч Процессоры и баран воспоминания. Эти процессоры передают работу друг другу через реконфигурируемый взаимосвязь каналы. Используя большое количество процессоров, работающих параллельно, микросхема MPPA может выполнять более сложные задачи, чем обычные микросхемы. MPPA основаны на программном параллельном модель программирования для разработки высокопроизводительных Встроенная система Приложения.

Архитектура

MPPA - это MIMD (Несколько потоков инструкций, несколько данных) архитектура с распределенная память доступен локально, а не глобально. Каждый процессор строго инкапсулирован и имеет доступ только к собственному коду и памяти. Двухточечная связь между процессорами напрямую реализуется в настраиваемом межсоединении.[1]

Массивный параллелизм MPPA и его архитектура MIMD с распределенной памятью отличает его от многоядерный и многоядерный архитектуры, у которых меньше процессоров и SMP или другой Общая память архитектура, в основном предназначенная для вычислений общего назначения. Он также отличается от GPGPU с SIMD архитектуры, используемые для HPC Приложения.[2]

Программирование

Приложение MPPA разработано в виде иерархической блок-схема или же рабочий процесс, чьи базовые объекты работают параллельно, каждый на своем собственном процессоре. Точно так же большие объекты данных могут быть разбиты и распределены в локальную память с параллельным доступом. Объекты общаются по параллельной структуре выделенных каналов. Цель состоит в том, чтобы максимизировать совокупную пропускную способность при минимизации локальной задержки, оптимизации производительности и эффективности. MPPA модель вычисления похож на Технологическая сеть Кан или же связь последовательных процессов (CSP).[3]

Приложения

MPPA используются в высокопроизводительных встроенные системы и аппаратное ускорение из настольный компьютер и сервер приложения, такие как сжатие видео,[4][5] обработка изображений,[6] медицинская визуализация, сетевая обработка, программно определяемое радио и другие приложения потокового мультимедиа с интенсивными вычислениями, которые в противном случае использовали бы FPGA, DSP и / или ASIC чипсы.

Примеры

К MPPA, разработанным в компаниях, относятся и разработанные: Aspex (Ericsson), Ambric, ПикоЧип, Intel,[7] IntellaSys, GreenArrays, АСОКС, Тилера, Kalray, Когерентный логикс, Табула, и Адаптева.

Изготовленные MPPA, разработанные в университетах, включают: 36-ядерный[8] и 167-ядерный[9] Асинхронный массив простых процессоров (AsAP) массивы из Калифорнийский университет в Дэвисе, 16-ядерный RAW[10] из Массачусетский технологический институт, и 16-ядерный[11] и 24 ядра[12] массивы из Университет Фудань.

Китайский Sunway проект разработал собственный 260-ядерный SW26010 многоядерный чип для TaihuLight суперкомпьютер, который по состоянию на 2016 год является самым быстрым суперкомпьютером в мире.[13][14]

Смотрите также


Рекомендации

  1. ^ Майк Баттс, «Синхронизация посредством обмена данными в массиве параллельно-параллельных процессоров», IEEE Micro, vol. 27, нет. 5, сентябрь / октябрь 2007 г., IEEE Computer Society
  2. ^ Майк Баттс, «Многоядерные и массово параллельные платформы и масштабируемость по закону Мура», Труды конференции по встроенным системам - Кремниевая долина, апрель 2008 г.
  3. ^ Майк Баттс, Брэд Бадлонг, Пол Уоссон, Эд Уайт, «Реконфигурируемые рабочие фермы на массиве параллельных процессоров», Труды FCCM, Апрель 2008 г., IEEE Computer Society
  4. ^ Лоран Бонетто, «Массивы массивно-параллельной обработки (MPPA) для встроенного HD-видео и изображений (часть 1)», Video / Imaging DesignLine, 16 мая 2008 г. http://www.eetimes.com/document.asp?doc_id=1273823
  5. ^ Лоран Бонетто, «Массивы массивно-параллельной обработки (MPPA) для встроенного HD-видео и изображений (часть 2)», Video / Imaging DesignLine, 18 июля 2008 г. http://www.eetimes.com/document.asp?doc_id=1273830
  6. ^ Пол Чен, «Обработка многомодовых датчиков с использованием массивов массивов параллельных процессоров (MPPA)», Programmable Logic DesignLine, 18 марта 2008 г. http://www.pldesignline.com/howto/206904379
  7. ^ Вангал, Шрирам Р., Джейсон Ховард, Грегори Рул, Саураб Дигхе, Ховард Уилсон, Джеймс Чанц, Дэвид Финан и др. «80-элементный процессор с производительностью менее 100 Вт в терафлопсах 65 нм». Твердотельные схемы, IEEE Journal of 43, no. 1 (2008): 29-41.
  8. ^ Ю, Жии, Майкл Миувсен, Райан Апперсон, Омар Саттари, Майкл Лай, Джереми Уэбб, Эрик Ворк, Тинуш Мохсенин, Мандип Сингх и Беван Баас. «Асинхронный массив простых процессоров для приложений DSP». В Международной конференции по твердотельным схемам IEEE (ISSCC’06), т. 49, с. 428-429. 2006 г.
  9. ^ Чыонг, Дин, Уэйн Ченг, Тинуш Мохсенин, Чжии Ю, Тони Якобсон, Гури Ландж, Майкл Миувсен и др. «Вычислительная платформа 65 нм с 167 процессорами, с динамическим напряжением питания для каждого процессора и динамическим масштабированием тактовой частоты». В симпозиуме по схемам СБИС, стр. 22-23. 2008 г.
  10. ^ Майкл Бедфорд Тейлор, Джейсон Ким, Джейсон Миллер, Дэвид Вентцлафф, Фэй Годрат, Бен Гринвальд, Генри Хоффманн, Пол Джонсон, Уолтер Ли, Арвинд Сараф, Натан Шнидман, Волкер Стрампен, Саман Амарасингхе и Анант Агарвал, "Многократный выпуск из 16 номеров -программный счетчик микропроцессора со скалярной сетью операндов точка-точка », Труды Международной конференции по твердотельным схемам IEEE, февраль 2003 г.
  11. ^ Ю, Чжии, Кайди Ю, Жуйцзинь Сяо, Хэн Цюань, Пэн Оу, Ян Ин, Хофань Ян и Сяоян Цзэн. «16-ядерный процессор с тактовой частотой 800 МГц и мощностью 320 мВт с механизмами обмена сообщениями и совместной памятью». В дайджесте технических статей конференции по твердотельным схемам (ISSCC), 2012 IEEE International, стр. 64-66. IEEE, 2012.
  12. ^ Оу, Пэн, Цзяцзе Чжан, Хэн Цюань, Ли Ли, Маофэй Хэ, Чжэн Ю, Сюэцю Ю и др. «24-ядерный процессор с технологией 65 нм 39GOPS / Вт с двухуровневой сетью-на-кристалле с коммутацией каналов 11 Тбит / с / Вт с пакетным управлением и неоднородным исполнительным массивом». In Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2013 IEEE International, стр. 56-57. IEEE, 2013.
  13. ^ Донгарра, Джек (20 июня 2016 г.). "Отчет о системе Sunway TaihuLight" (PDF). www.netlib.org. Получено 20 июня, 2016.
  14. ^ Фу, Хаохуань; Ляо, Цзюньфэн; Ян, Цзиньчжэ; и другие. (2016). «Суперкомпьютер Sunway TaihuLight: система и приложения». Sci. China Inf. Наука. Дои:10.1007 / s11432-016-5588-7. Получено 2016-06-22.